Inicio en 2030, seguido de una transición a máscaras más grandes
TSMC prevé empezar a utilizar la tecnología de litografía High-NA EUV de ASML en la producción masiva de chips avanzados en 2030. La empresa opta por esperar a que la fabricación esté más preparada y los costos sean más adecuados, mientras Intel acumula experiencia con estos equipos. Su presidente y director ejecutivo, C.C. Wei, afirma que este inicio más tardío no pondrá al fabricante taiwanés de chips en desventaja competitiva.
Contenido
- Inicio en 2030, seguido de una transición a máscaras más grandes
- Por qué TSMC espera a que la fabricación esté preparada
- Qué cambia High-NA dentro de una fábrica de chips
- Por qué importan las fotomáscaras más grandes
- Los hitos hasta 2033
- Intel y Samsung avanzan antes
- La demanda de A14 crece antes de la llegada de High-NA
- El empaquetado se amplía junto con circuitos más finos
- La capacidad y el gasto dependen de las necesidades de los clientes
- Puntos clave
El calendario tiene dos etapas. Al principio, TSMC utilizará las fotomáscaras actuales de 6 pulgadas, que contienen los patrones de circuitos que se transfieren a las obleas de silicio. Una iniciativa conjunta del sector con ASML tiene como objetivo poner en marcha una línea piloto de máscaras más grandes, de 12 pulgadas, para 2031. Después, prevé que los sistemas de litografía estén listos para respaldar la producción de chips avanzados en 2033.
ASML y TSMC anunciaron esos hitos en su anuncio conjunto sobre tecnología del 8 de septiembre de 2026. Las empresas dijeron que habían creado la iniciativa un día antes, antes de la conferencia SPIE BACUS en Monterey, California. Sus objetivos declarados son aumentar la productividad de las fábricas, reducir los costos de fabricación de chips y eliminar restricciones al imprimir patrones de circuitos grandes.
Wei reafirmó el plan de adopción para 2030 durante la conversación con inversionistas de TSMC sobre el tercer trimestre. Su postura vincula la compra y el uso de una herramienta nueva y potente con las exigencias prácticas de producir chips de forma confiable y a un precio que los clientes puedan asumir.
Por qué TSMC espera a que la fabricación esté preparada
Wei describió tres requisitos para incorporar equipos nuevos a la producción masiva: capacidad técnica, costos razonables y madurez. Dio la mayor importancia a la madurez: los equipos y los procesos de fabricación que los respaldan deben estar listos para un uso confiable a gran escala.
TSMC prevé que High-NA EUV cumpla esas condiciones con mayor holgura en 2030. La empresa mejora la eficiencia de producción y trabaja estrechamente con ASML, mientras sigue desarrollando procesos avanzados con su tecnología de litografía actual.
Se estima que las máquinas de exposición High-NA cuestan unos US$400 millones cada una. A ese precio, la decisión comercial va más allá del tamaño mínimo del patrón que pueden imprimir. TSMC también debe considerar cuántas obleas puede procesar, con qué regularidad funciona la máquina y cuántos chips utilizables se obtienen de la producción.
Para un cliente, un chip utilizable importa más que completar con éxito un paso de exposición. Una máquina más cara puede tener sentido económico si elimina otros pasos de fabricación o aumenta la producción. El calendario de Wei se basa en la expectativa de que las condiciones técnicas y financieras en conjunto se ajusten a las necesidades de producción de TSMC para 2030.
Qué cambia High-NA dentro de una fábrica de chips
La litografía usa luz para transferir patrones de circuitos a una oblea de silicio recubierta. Los fabricantes repiten este y otros pasos para crear las numerosas capas que permiten funcionar a un procesador. EUV significa ultravioleta extremo, el tipo de luz que se utiliza para crear patrones excepcionalmente finos.
High-NA mejora el sistema óptico. La apertura numérica, abreviada NA, describe su capacidad para captar luz y distinguir detalles finos. Los sistemas EUV actuales tienen una NA de 0,33; High-NA eleva esa cifra a 0,55.
La resolución mínima indicada mejora de unos 13 nanómetros a 8 nanómetros en una sola exposición. Esto supone una reducción de aproximadamente el 38% en la dimensión mínima que se puede resolver, calculada a partir de esas dos cifras. Para algunos patrones, la resolución más fina podría sustituir dos o más exposiciones por una sola, lo que reduciría los pasos de fabricación, el tiempo de producción y las posibilidades de que surjan defectos.
El cambio óptico también impone una limitación: con las máscaras actuales, High-NA expone un área de aproximadamente la mitad del tamaño del campo de exposición de una máquina EUV convencional. Por tanto, un patrón de chip grande podría requerir exposiciones separadas que se unen mediante un proceso llamado empalme. Esto convierte el tamaño de la máscara en un aspecto importante de la transición, sobre todo para los procesadores grandes que se usan en inteligencia artificial.
Por qué importan las fotomáscaras más grandes
TSMC y ASML planean pasar del formato de máscara actual, de aproximadamente 6 por 6 pulgadas, a un formato mayor descrito como máscaras de 12 pulgadas, de aproximadamente 6 por 12 pulgadas. Estas medidas se refieren a las máscaras con patrones que utiliza el equipo de litografía. Las obleas de silicio son los discos independientes en los que se fabrican los chips.
Las empresas esperan que las máscaras más grandes aumenten la productividad de los escáneres, reduzcan los costos de fabricación de chips y eliminen las limitaciones del empalme. Un escáner es la máquina de litografía que proyecta el patrón de la máscara sobre la oblea. Su productividad determina cuánto trabajo de fabricación puede completar una fábrica con equipos costosos.
El presidente y director ejecutivo de ASML, Christophe Fouquet, explicó la secuencia prevista en el anuncio conjunto:
«Esperamos que la adopción de High-NA EUV aumente de forma progresiva a medida que avance la hoja de ruta de escalado de los dispositivos: primero se usarán las máscaras actuales de 6 pulgadas y, después, las máscaras de 12 pulgadas, que permiten una mayor productividad de los escáneres y ayudan al sector a satisfacer la demanda de chips más pequeños, rápidos y eficientes desde el punto de vista energético».
La transición requiere trabajo más allá del escáner. La producción de máscaras, las herramientas de escritura, los equipos de manipulación y el software de diseño deben ser compatibles con el formato más grande. El plan inicial de producción de TSMC para 2030 utilizará el tamaño de máscara establecido; el formato más grande llegará cuando estén listos los sistemas que lo respaldan.
Los hitos hasta 2033
El calendario de TSMC separa el primer uso de High-NA en la producción masiva de la introducción posterior de máscaras más grandes. El anuncio conjunto fija tres objetivos de fabricación, mientras que la hoja de ruta de procesos de la empresa prevé varias generaciones de chips antes de alcanzarlos.
- 2025: el proceso N2 de TSMC inició la producción masiva en el cuarto trimestre.
- 2027: se prevé que A14 comience la producción de prueba.
- 2028: está previsto que A14 inicie la producción masiva.
- 2029: se prevé que A13 y A12 lleguen a la producción masiva con la tecnología EUV actual.
- 2030: TSMC tiene previsto iniciar la producción masiva con High-NA EUV para nodos avanzados y máscaras actuales de 6 pulgadas.
- 2031: la iniciativa de ASML y TSMC tiene como objetivo una línea piloto para fotomáscaras de 12 pulgadas.
- 2033: la iniciativa tiene como objetivo que los sistemas de litografía estén listos para la producción de chips avanzados con las máscaras más grandes.
El anuncio de septiembre presenta las fechas de 2031 y 2033 como objetivos. Una línea piloto permite a las empresas desarrollar y perfeccionar un método de fabricación antes de ampliar la producción. Para que el sistema esté plenamente listo, los equipos y los procesos que los respaldan deben funcionar en conjunto.
TSMC no ha revelado qué nodo de proceso será el primero en utilizar High-NA en 2030, cuántas máquinas prevé instalar ni qué ahorros espera obtener. Se ha especulado que A10 y A11 podrían ser candidatos, y el desarrollo de A10 ha figurado en el área de investigación de TSMC. Sin embargo, en el anuncio formal de adopción la empresa no identificó el primer nodo.
Intel y Samsung avanzan antes
Intel montó su primer sistema comercial High-NA EUV en Oregón en 2024 y posteriormente comenzó a utilizar la tecnología en determinadas capas de producción. Intel y ASML han descrito aplicaciones relacionadas con Intel 18A y algunos procesadores Panther Lake comercializados con el nombre Core Ultra Series 3.
En septiembre de 2026, Intel y ASML afirmaron que ya se habían procesado más de un millón de obleas con equipos High-NA. La cifra incluía la validación de equipos, pruebas, investigación y parte de la producción de capas específicas de productos. Intel dijo que determinadas capas de 18A fabricadas con High-NA alcanzaron un rendimiento igual o superior al obtenido con los sistemas EUV actuales de 0,33 NA.
Samsung también ha anunciado planes para incorporar High-NA EUV a la producción masiva de DRAM para 2028. La DRAM es una memoria que almacena temporalmente información mientras funciona una computadora u otro dispositivo. Samsung espera que una litografía más fina simplifique algunas partes de la fabricación de memoria y mejore la eficiencia.
Por tanto, las empresas siguen calendarios de producción y aplicaciones diferentes. Intel acumula experiencia operativa en determinadas capas de chips lógicos, Samsung se centra en la memoria y TSMC prolonga su estrategia actual de equipos antes de iniciar la producción con High-NA en 2030. Se ha señalado a las tres empresas como participantes en la transición a máscaras más grandes.
La demanda de A14 crece antes de la llegada de High-NA
Los planes de TSMC para sus procesos más próximos avanzan con otro calendario. Wei dijo que la empresa está en conversaciones con más clientes sobre A14 que sobre N2 y espera que A14 se convierta en un nodo de mayor tamaño. Un nodo es una generación de tecnología de fabricación con sus propias reglas de diseño, características de rendimiento y procesos de producción.
El inicio de producción de A14 previsto para 2028 será dos años antes de la incorporación de High-NA que proyecta TSMC. Se espera que A13, descrito como una mejora de A14, ofrezca una densidad de transistores aproximadamente un 6% mayor. A12 incorpora al proceso A14 la tecnología Super Power Rail de TSMC, que lleva la alimentación eléctrica a la parte posterior del chip.
La distribución de energía por la parte posterior conduce la electricidad a través de la parte trasera de un chip y libera espacio para las conexiones de señales en otras zonas. Wei dijo que su adopción depende de las necesidades de cada producto: algunos aceleradores de IA podrían utilizarla, mientras que los productos para teléfonos inteligentes quizá no.
Wei también dijo que TSMC se prepara para aumentar al mismo tiempo la producción de chips pequeños para teléfonos inteligentes y de aceleradores de IA mucho más grandes. Describió como razonable la curva de aprendizaje de fabricación y dijo que los clientes estaban satisfechos. La decisión inmediata para los clientes consiste en elegir los procesos y las prestaciones adecuados para sus productos; High-NA se incorporará más adelante a ese conjunto de herramientas de fabricación.
El empaquetado se amplía junto con circuitos más finos
TSMC también desarrolla encapsulados avanzados más grandes que conectan varios chips y componentes de memoria. Wei dijo que la empresa puede fabricar en masa productos de hasta cinco veces el tamaño del retículo, con altos rendimientos, y que está desarrollando encapsulados de nueve veces ese tamaño y, más adelante, de 14 veces.
Un retículo es una máscara que contiene un patrón de circuito. En las conversaciones sobre empaquetado, los múltiplos del tamaño del retículo indican la escala del encapsulado ensamblado con respecto a un campo de litografía estándar. El empaquetado conecta componentes para formar un sistema funcional, mientras que la litografía crea patrones durante la fabricación del chip.
Wei dijo que CoWoS sigue siendo la opción de empaquetado preferida por los clientes. TSMC también desarrolla CoPoS, un método de empaquetado que utiliza paneles para reducir los costos futuros. Los encapsulados más grandes son importantes para los sistemas de IA porque permiten conectar estrechamente chips de procesamiento y memoria en un solo conjunto.
El anuncio oficial de High-NA vincula la futura demanda de estos equipos con las arquitecturas de transistores cada vez más complejas que se utilizan en aplicaciones de IA. TSMC espera que aumente el número de capas que requieren High-NA EUV a medida que avanzan sus generaciones de procesos. Por tanto, el plan de la empresa combina una fabricación de chips más precisa con un empaquetado de mayor tamaño y capacidad.
La capacidad y el gasto dependen de las necesidades de los clientes
La planificación de capacidad de TSMC tiene en cuenta tanto a los clientes que diseñan chips como a las empresas que operan sus propias fábricas. Wei dijo que la compañía trata a ambos grupos por igual y tiene en cuenta la capacidad de fabricación interna del cliente al decidir cuánto apoyo de producción ofrecer.
Wei también dijo que, por lo general, TSMC prohíbe a sus clientes revender o subastar las asignaciones de capacidad. Los acuerdos excepcionales relacionados con licencias de máscaras abarcan cantidades muy pequeñas de obleas. Esa política da a TSMC un papel más directo en la decisión sobre cómo se destina su capacidad de fabricación a los productos de los clientes.
El director financiero, Wendell Huang, dijo que se espera que el gasto de capital entre 2026 y 2028 sea considerablemente superior al de los tres años anteriores, aunque todavía era demasiado pronto para dar cifras detalladas de 2027 y los años siguientes. Añadió que estaban aumentando los costos de los equipos, los materiales y la mano de obra, y que la demanda de los clientes a largo plazo seguía siendo el principal motor de la inversión.
TSMC también prevé que la expansión de fábricas en el extranjero reduzca el margen bruto entre 3 y 4 puntos porcentuales en la parte final de su período de planificación de cinco años. Esas presiones sobre el gasto ayudan a explicar por qué la eficiencia de producción tiene tanto peso en la decisión sobre High-NA. Una máquina que cuesta unos US$400 millones debe encajar en un plan mucho más amplio de producción de fábrica, demanda de clientes y rentabilidad.
Wei describió el propósito de la colaboración en el anuncio conjunto:
«Siempre hemos creído que, cuando el sector trabaja en conjunto para resolver problemas complejos, abre posibilidades que ninguna empresa podría alcanzar por sí sola».
El compromiso de TSMC consiste en iniciar la producción con High-NA en 2030 y, después, obtener más productividad con máscaras más grandes cuando el sector complete la siguiente etapa de desarrollo. Los clientes verán los resultados en los procesos de fabricación, la capacidad disponible y los costos de sus futuros chips.
Puntos clave
- TSMC tiene previsto iniciar en 2030 la producción masiva con High-NA EUV para nodos avanzados.
- Wei afirma que el momento depende de la madurez técnica y de costos razonables, y prevé que adoptar la tecnología más tarde no supondrá una desventaja competitiva.
- La producción inicial utilizará las máscaras actuales de 6 pulgadas.
- TSMC y ASML tienen como objetivos una línea piloto de máscaras más grandes para 2031 y que los sistemas de producción que las respaldan estén listos para 2033.
- Intel ha utilizado High-NA en determinadas capas de producción; Samsung apunta a producir DRAM con esta tecnología para 2028.
- Está previsto que A14 inicie la producción masiva en 2028, antes de la incorporación de High-NA por parte de TSMC.
- TSMC aún no ha anunciado qué nodo será el primero en utilizar High-NA ni ha revelado la cantidad de equipos o los ahorros previstos.
