Paquetes de IA más grandes, capacidad más ajustada
TSMC está ampliando la tecnología que conecta los procesadores de IA con la memoria. La empresa planea una plataforma de empaquetado capaz de integrar 20 componentes de memoria de alto ancho de banda en 2028 y una versión que admitirá 24 en 2029. Estos objetivos muestran que la carrera por fabricar hardware de inteligencia artificial más rápido depende ahora de ensamblar sistemas más grandes y complejos, además de fabricar transistores más pequeños.
Contenido
- Paquetes de IA más grandes, capacidad más ajustada
- Por qué el paquete determina ahora el rendimiento
- Nvidia y AMD necesitan combinaciones diferentes
- La rápida expansión no ha eliminado la escasez
- Taiwán sigue siendo clave en la ruta de fabricación
- Los paquetes más grandes plantean mayores retos de ingeniería
- El apilamiento ofrece otra vía, con matices sobre los plazos
- Intel, los socios de ensamblaje y los proveedores de equipos ganan protagonismo
- Las próximas fechas de producción importantes
- Puntos clave
En el Simposio de Tecnología de Taiwán de 2026, celebrado en Hsinchu el 14 de mayo, Yuan Li-pen, vicepresidente de desarrollo empresarial de TSMC, anunció que la producción en masa de una plataforma Chip on Wafer on Substrate, conocida como CoWoS, de 5,5 veces el tamaño de un campo de exposición de retícula comenzaría en 2026. Dijo que su rendimiento de fabricación superaba el 98%. El tamaño de retícula es una referencia basada en el área cubierta por un campo de exposición litográfica, que permite a la industria describir la escala de estos paquetes cada vez más grandes.
La expansión llega después de que el presidente y director ejecutivo C.C. Wei advirtiera durante la conferencia sobre resultados del 16 de abril que la capacidad de empaquetado avanzado seguía muy ajustada. TSMC prevé que su presupuesto de capital para 2026 se acerque al límite superior del rango de entre 52.000 y 56.000 millones de dólares, aunque ese gasto abarca la fabricación de chips y otras inversiones, además del empaquetado.
Estos avances ponen de manifiesto una limitación que no puede resolverse simplemente construyendo más fábricas de obleas. Nvidia y AMD necesitan tanto matrices de procesador funcionales como suficiente capacidad para conectarlas con la memoria. Una matriz es una pieza individual de silicio que contiene los circuitos de un chip. Sin el paquete adecuado, ni siquiera una matriz avanzada puede convertirse en un acelerador de IA terminado.
El problema de capacidad también trasciende las fronteras. Según información sobre la red de fabricación de TSMC, los chips fabricados en su planta de Arizona todavía se envían a Taiwán para su empaquetado. Dos instalaciones de empaquetado previstas en Arizona podrían acortar ese trayecto, pero no se han anunciado sus fechas de finalización.
Por qué el paquete determina ahora el rendimiento
Durante décadas, el progreso de los semiconductores se centró en incorporar más transistores en una sola matriz. Gordon Moore, cofundador de Intel, observó que la cantidad de transistores tendía a duplicarse aproximadamente cada dos años. Los transistores más pequeños ayudaron a los fabricantes a mejorar el rendimiento informático y la eficiencia energética, pero mantener ese ritmo se ha vuelto más difícil y costoso.
AMD e Intel comenzaron a responder antes del auge actual de la IA, dividiendo los procesadores grandes en varias matrices. Así, distintas funciones podían fabricarse con procesos diferentes y la costosa tecnología avanzada se reservaba para los circuitos que más se beneficiaban de ella. Las matrices más pequeñas también pueden mejorar la economía de producción, porque un defecto no obliga a desechar una pieza enorme de silicio.
En el caso de los aceleradores de IA, el objetivo inmediato suele ser el rendimiento, más que simplemente reducir los costos de fabricación. Los potentes circuitos de procesamiento necesitan un suministro continuo de datos. La memoria de alto ancho de banda, o HBM, utiliza matrices de memoria apiladas y numerosas conexiones para transmitir datos con rapidez. Colocarla cerca del procesador ayuda a evitar que los recursos de cómputo queden inactivos mientras esperan información.
Paul Rousseau, responsable de soluciones de empaquetado de TSMC Norteamérica, explicó cómo CoWoS aborda este problema:
«Simplemente no se puede incorporar suficiente memoria al chip de procesamiento como para aprovecharlo plenamente. Por eso, al introducir CoWoS, podemos colocar la memoria HBM junto al procesador de una manera muy eficiente».
CoWoS se describe como empaquetado 2,5D porque los componentes del procesador y la memoria se colocan uno al lado del otro sobre una estructura de cableado adicional, en lugar de conectarse únicamente mediante una placa de circuito convencional. Esa estructura, llamada interposer, permite conexiones de alta densidad entre los componentes. Por tanto, el empaquetado pasa a formar parte del diseño del procesador y deja de ser una simple carcasa protectora que se añade después de la fabricación.
Nvidia y AMD necesitan combinaciones diferentes
TSMC introdujo su técnica de empaquetado 2,5D en 2012 y ha desarrollado sucesivas versiones. Las GPU Blackwell de Nvidia utilizan CoWoS-L, su generación más reciente mencionada en la información publicada. Según se ha informado, Nvidia ha reservado la mayor parte de la capacidad líder de CoWoS de TSMC, lo que preocupa a otros clientes que necesitan acceder a esa tecnología específica.
La evolución de la H100 de Nvidia a Blackwell ilustra por qué importa el empaquetado, incluso sin un cambio drástico en el nodo de fabricación. La H100 utiliza el proceso de 4 nanómetros de TSMC y CoWoS, con HBM suministrada por SK Hynix. Blackwell utiliza el proceso N4P y memoria HBM3e, y combina cambios en el diseño del chip, la memoria y la integración, en lugar de depender únicamente de la reducción del tamaño de los transistores.
La MI300 de AMD sigue otro camino. Utiliza las tecnologías de 5 y 6 nanómetros de TSMC, junto con System on Integrated Chips, o SoIC, para la integración vertical antes de que CoWoS conecte el ensamblaje con la HBM. Esto añade otra etapa de empaquetado avanzado a la secuencia de fabricación.
Esta diferencia importa al evaluar la escasez. CoWoS y SoIC cumplen funciones distintas, y ampliar una no elimina automáticamente las limitaciones de la otra. Los clientes también necesitan la generación y el tamaño de paquete adecuados, no simplemente acceso a una capacidad de empaquetado sin distinciones.
La demanda va más allá de los pedidos de chips y llega hasta las instalaciones informáticas. El clúster de supercomputación de Taiwán previsto por Foxconn, anunciado junto con Nvidia, contempla una inversión de 1.400 millones de dólares y el objetivo de comenzar a operar en el primer semestre de 2026. El despliegue previsto de Blackwell GB300 muestra cómo el suministro de aceleradores influye en los calendarios de infraestructuras de mayor escala, aunque el anuncio no confirma que las instalaciones hayan abierto.
La rápida expansión no ha eliminado la escasez
Rousseau situó el crecimiento anual compuesto de la capacidad de CoWoS en un 80%. En el simposio de mayo, B.Z. Tien, vicepresidente de operaciones e ingeniería de tecnología avanzada de TSMC, proyectó un crecimiento anual de la capacidad superior al 80% para CoWoS y SoIC hasta 2027. Estas cifras describen el ritmo de expansión, pero no demuestran que se haya satisfecho toda la demanda.
Las estimaciones anteriores muestran la magnitud del aumento. En 2023, la capacidad mensual de CoWoS se calculaba en 15.000 unidades, y las previsiones la situaban entre 45.000 y 50.000 para finales de 2024. Eso equivaldría a entre tres y aproximadamente 3,3 veces el nivel de 2023. La misma información proyectaba unas 50.000 unidades para finales de 2025.
En el caso de SoIC, las estimaciones pasaron de 2.000 unidades mensuales a finales de 2023 a una proyección de entre 5.000 y 6.000 para finales de 2024, y luego a 10.000 para finales de 2025. Se trataba de previsiones de ese período, no de cifras de producción confirmadas, y no deben interpretarse como una medida directa de los envíos de aceleradores terminados.
La información publicada en ese período señalaba que Nvidia y AMD habían reservado capacidad de CoWoS y SoIC para 2024 y 2025. La evidencia más sólida de que las presiones continúan es la declaración de Wei en abril de 2026 de que la capacidad de empaquetado avanzado seguía ajustada pese a la expansión.
TSMC ha reconvertido antiguas instalaciones de fabricación de obleas para destinarlas al empaquetado y está aumentando la producción en dos nuevas instalaciones de empaquetado en Taiwán. Su informe anual de 2025 compromete nuevas inversiones en instalaciones de empaquetado avanzado en varios lugares de Taiwán durante los próximos años. El informe menciona CoWoS, InFO, SoIC y Compact Universal Photonic Engine, o COUPE, entre las tecnologías de integración en desarrollo.
Taiwán sigue siendo clave en la ruta de fabricación
La expansión de la fabricación de obleas de TSMC en el extranjero todavía no ofrece una cadena de producción local completa para los chips avanzados de IA. La información sobre la red de empaquetado de la empresa indica que los chips fabricados en Arizona todavía se trasladan a Taiwán para esa etapa. Las plantas de empaquetado previstas en Arizona cubrirían una capacidad que falta, en lugar de duplicar un servicio local ya establecido.
Jan Vardaman, investigador de empaquetado de TechSearch International, dijo que ubicar el empaquetado cerca de la fábrica de obleas de Arizona reduciría los tiempos de entrega al evitar los envíos de ida y vuelta entre Asia y Estados Unidos. TSMC no ha anunciado cuándo se completarán esas instalaciones, por lo que todavía no es posible fijar una fecha para que comiencen a ofrecer esos beneficios.
El calendario de expansión de las fábricas de obleas es más concreto. En la transcripción de la conferencia sobre resultados de abril, TSMC dijo que una nueva fábrica de 3 nanómetros en Tainan comenzaría la producción en volumen en el primer semestre de 2027. La segunda fábrica de Arizona está prevista para el segundo semestre de 2027 y la segunda de Japón, para 2028.
TSMC también está adaptando equipos de 5 nanómetros en Tainan para apoyar la producción de 3 nanómetros y gestiona capacidad flexible entre sus procesos N7, N5 y N3. Estas medidas aumentan la producción de obleas, pero el hardware de IA terminado sigue necesitando el suministro correspondiente de empaquetado y memoria. Por ello, ampliar cada etapa con un calendario compatible es clave para entregar productos utilizables.
Los paquetes más grandes plantean mayores retos de ingeniería
Las próximas plataformas CoWoS buscan conectar más silicio de procesamiento y memoria en un solo ensamblaje. Yuan dijo que la plataforma de 2028 alcanzaría 14 veces el tamaño de un campo de exposición de retícula e integraría 20 componentes HBM, y que para 2029 está prevista una versión compatible con 24. Se trata de objetivos de desarrollo, no de capacidades ya disponibles para los clientes.
El rendimiento es una medida importante porque indica qué proporción de la producción cumple los estándares requeridos. La cifra superior al 98% atribuida a Yuan corresponde a la tecnología CoWoS de TSMC de 5,5 veces el tamaño de un campo de exposición de retícula. Según los informes, el rendimiento de EMIB-T de Intel ronda el 90% y el del proceso de 2 nanómetros de Samsung se sitúa en torno a la mitad de la escala del 50%. Estas cifras no permiten establecer una clasificación directa válida: corresponden a tecnologías distintas, y la cifra de Samsung se refiere a la fabricación de transistores, no al empaquetado.
Wei señaló que el estrés mecánico, la deformación y los límites térmicos plantean retos en los paquetes más grandes. La deformación consiste en que un ensamblaje se curva y se aparta de la forma prevista, lo que puede dificultar el mantenimiento de conexiones precisas. Los límites térmicos se refieren a cuánto calor puede generar y disipar el sistema mientras funciona de manera fiable.
TSMC también está desarrollando Chip on Panel on Substrate, o CoPoS. Wei dijo que la empresa había construido una línea piloto y esperaba iniciar la producción un par de años después. Aclaró que, en el momento de la conferencia de abril, los grandes paquetes CoWoS seguían siendo el principal método para abastecer el mercado. Una línea piloto permite probar métodos de fabricación antes de comprometerse a una producción comercial más amplia.
El apilamiento ofrece otra vía, con matices sobre los plazos
La integración vertical lleva la idea un paso más allá al colocar unas matrices encima de otras. TSMC llama SoIC a su tecnología, mientras que la propuesta de Intel mencionada es Foveros Direct. Las conexiones más cortas pueden hacer que los componentes estrechamente vinculados funcionen de forma más parecida a un solo chip, aunque el apilamiento también complica la gestión del calor y el ensamblaje.
Los informes difieren sobre los plazos de los productos SoIC. Rousseau describió los productos que utilizan esta tecnología como algo que probablemente tardaría un par de años, mientras que la información anterior sobre la MI300 de AMD identifica SoIC como parte de su proceso de fabricación. Por tanto, esa declaración general no debe interpretarse como una fecha para el primer uso comercial de SoIC. Podría referirse a próximas aplicaciones, pero no se especificó su alcance.
Los fabricantes de memoria Samsung, SK Hynix y Micron ya utilizan el apilamiento vertical en la producción de su propia HBM. Esto es distinto del apilamiento de matrices de procesamiento, aunque ambos dependen de técnicas de ensamblaje avanzado y conexiones precisas.
Otro avance es la unión híbrida, que puede sustituir las conexiones sobresalientes por almohadillas de cobre unidas estrechamente. Vardaman explicó el beneficio eléctrico de este enfoque:
«En lugar de una protuberancia, podríamos conectar directamente una almohadilla con otra. La distancia sería casi nula, lo que mejoraría el rendimiento eléctrico».
El objetivo es incluir más conexiones en un área pequeña y reducir la distancia que recorren las señales. Es otra forma de mejorar el movimiento de datos sin depender por completo de un nuevo proceso de fabricación de transistores.
Intel, los socios de ensamblaje y los proveedores de equipos ganan protagonismo
Intel ofrece otro método de integración llamado Embedded Multi-die Interconnect Bridge, o EMIB. En lugar de utilizar un interposer completo para las conexiones descritas en CoWoS, coloca pequeños puentes de silicio allí donde los componentes necesitan comunicarse. Mark Gardner, responsable de los servicios de fundición de Intel, dijo que este método ofrece una ventaja de costos.
Entre los clientes de empaquetado de Intel figuran Amazon y Cisco, y Gardner dijo que la empresa presta servicios a clientes de empaquetado desde 2022. La información publicada también describe planes para que Intel empaquete chips personalizados para SpaceX, xAI y Tesla en la Terafab que Elon Musk propone construir en Texas. Esos planes deben distinguirse de una capacidad de producción operativa o de entregas ya realizadas.
Mientras tanto, TSMC está ampliando sus propias operaciones de empaquetado y también depende de empresas externas de ensamblaje y prueba de semiconductores, conocidas como OSAT. Wei confirmó que la capacidad ajustada requería la colaboración de estos socios. Según los informes, algunas etapas de empaquetado se han encargado a ASE y Amkor, y ASE prevé duplicar sus ventas de empaquetado avanzado en 2026.
Los proveedores de equipos también están expuestos a este mismo ciclo de inversión. Gary Dickerson, director ejecutivo de Applied Materials, dijo en una declaración de agosto que se esperaba que los ingresos por empaquetado crecieran más del 70% ese año. La información no especifica el año calendario, por lo que la cifra no debe presentarse como una previsión confirmada para 2026.
Estos avances muestran que el aumento del trabajo interno de TSMC no excluye necesariamente a las empresas especializadas en ensamblaje. Cuando la demanda supera la capacidad, la fundición, sus socios y los proveedores de equipos pueden beneficiarse de una misma expansión.
Las próximas fechas de producción importantes
Los resultados financieros oficiales de TSMC dan contexto al impulso inversor. Los ingresos alcanzaron 122.420 millones de dólares en 2025, un aumento del 35,9% en dólares estadounidenses. Los procesos avanzados de 7 nanómetros o menos representaron el 74% de los ingresos por obleas, frente al 69% en 2024: un aumento de cinco puntos porcentuales. Son cifras de la empresa y de su negocio de obleas, no una medida independiente de los ingresos por empaquetado.
El informe anual señala que la tecnología de 2 nanómetros entró en producción de alto volumen en el cuarto trimestre de 2025. TSMC prevé iniciar la producción de N2P y A16 en el segundo semestre de 2026, lo que confirma que el desarrollo de transistores continúa junto con la expansión del empaquetado. El calendario anunciado incluye ahora:
- 16 de abril de 2026: TSMC confirmó que la capacidad de empaquetado avanzado seguía ajustada y que el gasto de capital se acercaría al límite superior del rango de entre 52.000 y 56.000 millones de dólares.
- 14 de mayo de 2026: Los directivos anunciaron la producción en masa en 2026 de CoWoS de 5,5 veces el tamaño de un campo de exposición de retícula y presentaron plataformas futuras de mayor tamaño.
- Segundo semestre de 2026: Está prevista la producción en volumen de N2P y A16.
- 2027: Está prevista la producción de nuevos chips de 3 nanómetros en Tainan durante el primer semestre y en Arizona durante el segundo.
- 2028: Está prevista la producción de la segunda fábrica de Japón y de la plataforma CoWoS de 14 veces el tamaño de un campo de exposición de retícula, compatible con 20 componentes HBM.
- 2029: Está prevista una versión de CoWoS compatible con 24 componentes HBM.
Siguen sin conocerse las fechas de finalización de las instalaciones de empaquetado de Arizona y una fecha firme para el inicio de la producción comercial de CoPoS. Los objetivos de mayor capacidad de CoWoS tampoco indican qué clientes recibirán capacidad ni cuánta habrá disponible. El reto para TSMC consiste en convertir la rápida expansión en una producción suficiente en cada etapa necesaria y mantener la fiabilidad de ensamblajes cada vez más grandes.
Puntos clave
- TSMC afirma que la capacidad de empaquetado avanzado sigue ajustada pese a la rápida expansión.
- Está previsto que su plataforma CoWoS de 5,5 veces el tamaño de un campo de exposición de retícula entre en producción en masa en 2026; el rendimiento informado supera el 98%.
- Las plataformas CoWoS de mayor tamaño buscan admitir 20 componentes HBM en 2028 y 24 en 2029.
- La producción de obleas en Arizona todavía depende del empaquetado en Taiwán; no se han anunciado las fechas de finalización de dos instalaciones de empaquetado previstas en Estados Unidos.
- Nvidia depende de CoWoS, mientras que la MI300 de AMD combina la integración vertical SoIC con CoWoS.
- Se prevé que el gasto de capital de TSMC en 2026 se acerque al límite superior del rango de entre 52.000 y 56.000 millones de dólares, que abarca varias inversiones de fabricación.
- Intel, ASE, Amkor y los proveedores de equipos desempeñan un papel cada vez más importante a medida que el empaquetado se convierte en una limitación para el suministro de hardware de IA.
