Una receta de fabricación común para tres proveedores de memoria
Nvidia ha pedido a Samsung Electronics, SK hynix y Micron que utilicen el proceso de fabricación de 3 nm de TSMC para las matrices base de su próxima generación de memoria personalizada de alto ancho de banda, según informaciones del sector publicadas el 18 de octubre de 2026. Al parecer, la división Device Solutions de Samsung aceptó la solicitud tras una revisión interna, lo que incorpora a su rival taiwanesa en el proceso de fabricación de memoria, un ámbito que Samsung tradicionalmente ha gestionado por su cuenta.
Contenido
- Una receta de fabricación común para tres proveedores de memoria
- ¿Qué cambia dentro de la pila de memoria?
- Por qué Nvidia quiere el mismo proceso para todos los proveedores
- Samsung mantiene sus propias fábricas en el plan
- Micron y SK hynix siguen caminos distintos
- Qué significan las cifras de rendimiento de Nvidia
- Amazon vincula la memoria con la plataforma más amplia de Nvidia
- Cómo se desarrolló el cambio
- Puntos clave
El producto, llamado NVHBM, se basa en HBM4E, la séptima generación de memoria de alto ancho de banda. Nvidia también quiere que los proveedores utilicen la sexta generación de tecnología de fabricación de DRAM para las matrices de memoria, denominada 1c. El objetivo es que la memoria de distintos proveedores funcione de manera más uniforme y reducir el trabajo de ingeniería necesario para aprobar los productos de cada uno.
La decisión de Samsung ampliaría su relación actual con TSMC, que pasaría de la compatibilidad de empaquetado a la fabricación de HBM. Las empresas colaboraron cuatro años antes para garantizar que la memoria de Samsung pudiera conectarse a los procesadores gráficos mediante la tecnología de empaquetado de TSMC. Fabricar un chip esencial dentro de la pila de memoria profundiza esa cooperación.
La propuesta de Nvidia también cambia la función de la matriz base. NVHBM traslada el controlador de memoria, el circuito que dirige el flujo de datos, del procesador principal a la parte inferior de la pila de memoria. Así, la matriz base adquiere más importancia en el sistema informático, en lugar de limitarse a conectar la memoria con el procesador.
Para Samsung, aceptar esa arquitectura implica separar dos decisiones que antes mantenía unidas: quién fabrica la memoria que almacena la información y quién produce el chip lógico que gestiona su conexión con el procesador. Samsung seguiría suministrando la memoria, mientras que TSMC fabricaría la matriz base especificada.
¿Qué cambia dentro de la pila de memoria?
HBM coloca varias matrices de memoria apiladas junto a un procesador potente. Este diseño permite que grandes cantidades de datos recorran distancias cortas, lo que ayuda a que los aceleradores de IA mantengan abastecidas de información sus unidades de cálculo. Una matriz es una pieza individual de silicio que contiene circuitos electrónicos.
Las matrices centrales almacenan datos. La matriz base se sitúa debajo de ellas y gestiona las conexiones y las funciones lógicas. En una configuración convencional, el controlador de memoria permanece en la matriz principal del acelerador. NVHBM traslada ese controlador a la matriz base, lo que libera espacio en el procesador para otros circuitos.
Nvidia también utiliza una interfaz física personalizada, conocida como PHY, para conectar los chips. La PHY es el circuito que envía y recibe señales eléctricas. Las descripciones técnicas de NVHBM indican que sustituye la interfaz paralela amplia asociada a la HBM estándar por una conexión serie más estrecha y patentada, que envía datos a mayor velocidad a través de menos conexiones.
La escala de la interfaz convencional ayuda a entender el atractivo de este cambio. HBM4 tiene 32 canales, cada uno de 64 bits de ancho, para un ancho total de 2.048 bits. Gestionar esas conexiones requiere una cantidad considerable de circuitos y un cableado complejo entre los chips. NVHBM busca reducir esa carga y simplificar el trazado de conexiones en el interposer, la capa de conexión situada debajo de los chips.
Nvidia ofrece NVHBM como componente básico para sus socios de silicio personalizado a través de NVLink Fusion. La HBM estándar sigue siendo una categoría de producto aparte. Los socios que elijan NVHBM utilizarían el diseño de controlador y conexión especificado por Nvidia en sus propios sistemas de aceleración.
Por qué Nvidia quiere el mismo proceso para todos los proveedores
La receta de fabricación propuesta por Nvidia combina el proceso lógico de 3 nm de TSMC con procesos avanzados de DRAM para las capas de memoria. La lógica y la DRAM cumplen funciones diferentes y se fabrican con métodos distintos. La denominación 3 nm identifica una generación de fabricación lógica, mientras que 1c identifica una generación de tecnología DRAM.
Samsung, SK hynix y Micron tienen diseños y métodos de producción propios. Esas diferencias pueden exigir pruebas adicionales cuando un desarrollador de aceleradores quiere comprar memoria a más de una empresa. Un proceso común para la matriz base ofrece a los desarrolladores un punto de partida más uniforme.
La validación consiste en comprobar que el procesador, la memoria y el paquete funcionen juntos con la velocidad, el consumo energético y la fiabilidad previstos. Repetir ese trabajo para distintas implementaciones requiere tiempo de ingeniería. La propuesta de Nvidia busca reducir el trabajo de integración específico necesario cuando se cambia de proveedor de memoria.
Micron denomina 1-gamma a su próxima generación de DRAM, que es, en términos generales, comparable a la generación 1c según la terminología de Samsung y SK hynix. Por tanto, un objetivo unificado reúne generaciones de fabricación que tienen nombres distintos en cada empresa, en vez de hacer idénticos los procesos de memoria de todos los proveedores.
TSMC se convertiría en un socio de fabricación común para productos de memoria que compiten entre sí. Este acuerdo podría simplificar la implementación de Nvidia con distintos proveedores y, al mismo tiempo, concentrar una etapa de producción importante en una sola fundición. La evaluación de una ruta de fabricación alternativa por parte de Samsung refleja la importancia práctica de asegurar suficientes matrices base.
Samsung mantiene sus propias fábricas en el plan
Samsung prevé mantener su modelo de fabricación integrada para la HBM estándar. Sus productos HBM4 y HBM4E utilizan el proceso propio de 4 nm de Samsung para la matriz base y su proceso 1c para las matrices centrales. Las capas de memoria se fabrican en sus plantas de Hwaseong y Pyeongtaek, en Corea del Sur.
Samsung inició la producción en masa de HBM4 a principios de 2026, mientras que HBM4E estaba en proceso de homologación para su producción en masa cuando se publicó la información en octubre. La homologación es la etapa de pruebas que determina si un producto está listo para fabricarse de forma uniforme con el nivel requerido.
También se prevé que la HBM personalizada para otros clientes, incluido AMD, mantenga el enfoque integrado de Samsung. Por tanto, la decisión sobre NVHBM se limita a los requisitos de Nvidia y no supone un abandono generalizado de la fabricación interna de matrices base por parte de la empresa.
Se espera que la división Memory Business de Samsung lidere el apoyo al diseño y la optimización de las matrices base fabricadas por TSMC. Esto modificaría el reparto de responsabilidades dentro de Samsung, donde System LSI y el negocio de Foundry han contribuido tradicionalmente a las matrices base de fabricación interna.
Samsung también está evaluando si su propia fundición podría fabricar matrices base NVHBM en caso de que la demanda supere la capacidad de TSMC. Esta alternativa mantendría otra opción de producción, aunque la especificación de Nvidia de la que se ha informado se centra actualmente en el proceso de 3 nm de TSMC.
Micron y SK hynix siguen caminos distintos
El cambio de Micron va más allá del producto personalizado de Nvidia. La empresa afirma que tanto NVHBM, desarrollado con Nvidia, como su HBM4E estándar utilizarán matrices base fabricadas por una fundición externa. Se espera que TSMC se encargue de esa fabricación.
Para HBM4, Micron combina matrices de memoria fabricadas con su proceso 1-beta con una matriz base producida internamente. HBM4E traslada las capas de memoria al proceso 1-gamma y la producción de la matriz base fuera de las fábricas de Micron. Así, Micron cambia las dos partes principales de la pila: adopta un proceso de memoria más reciente y un socio externo para fabricar la lógica.
Manish Bhatia, director de operaciones de Micron, prevé que NVHBM alcance precios de venta promedio más altos y mejores márgenes. Su argumento es que la HBM ya se vende con una prima y que el trabajo y las funciones adicionales de la personalización generan más valor. Por tanto, la externalización de la matriz base puede coincidir con una expectativa de mayor rentabilidad.
SK hynix ya utiliza el proceso lógico de 12 nm de TSMC para las matrices base de HBM4. Según informaciones del sector, se está dando prioridad al proceso de 3 nm de TSMC para HBM4E y la futura HBM personalizada. El cambio llevaría una fabricación lógica más avanzada a un componente que asumirá responsabilidades adicionales.
SK hynix también presentó un concepto de HBM personalizada basado en su tecnología Stream DQ durante el evento GTC de Nvidia a principios de año. El concepto se centra en gestionar y suministrar datos de forma continua a los procesadores. La dirección común de los tres proveedores es dar a la matriz base un papel más activo en el movimiento de datos.
Qué significan las cifras de rendimiento de Nvidia
Nvidia afirma que NVHBM puede ofrecer hasta un 30 % más de ancho de banda por pila que HBM4E estándar y consumir un 15 % menos de energía de HBM. El ancho de banda mide la cantidad de datos que pueden transferirse en un periodo determinado. Un mayor ancho de banda puede ayudar a un procesador de IA que está esperando información de la memoria.
En una comparación sencilla, si una pila HBM4E estándar entrega 100 unidades de datos en un periodo determinado, la mejora máxima que afirma Nvidia elevaría esa cifra a 130 unidades. Si la memoria de comparación consume 100 unidades de energía, la reducción indicada dejaría el consumo de HBM en 85 unidades. Estos ejemplos traducen los porcentajes y no describen productos concretos disponibles en el mercado.
Nvidia también habla de liberar hasta el 25 % del área de la matriz de cálculo de la XPU. XPU es un término amplio para un procesador informático, incluidos los aceleradores de IA personalizados. Al trasladar los circuitos de memoria, los diseñadores disponen de espacio para dedicar más silicio a las funciones de cálculo.
Otra información sobre la presentación de Nvidia menciona hasta un 30 % más de capacidad de cálculo en la matriz principal. Esa cifra mide los recursos informáticos potenciales, mientras que el 25 % describe el área de silicio liberada por el cambio arquitectónico. Los diseñadores aún deben decidir cómo aprovechar el espacio recuperado.
Se afirma que la PHY personalizada reduce hasta un 67 % el área ocupada por esa interfaz. Una evaluación técnica calcula esa cifra a partir de la reducción del número de pines. Las comparaciones generales de Nvidia sobre ancho de banda, consumo energético y área toman como referencia HBM4E estándar, en un momento en que esa generación aún no se había comercializado.
En un servicio de IA, una transferencia más rápida de datos puede ayudar a generar respuestas con mayor rapidez cuando la memoria es el factor limitante. Un menor consumo de energía de la memoria puede dar a los diseñadores de sistemas más margen dentro del presupuesto eléctrico. El efecto en un servidor completo depende también del procesador, la carga de trabajo, la red y la refrigeración.
Amazon vincula la memoria con la plataforma más amplia de Nvidia
Annapurna Labs, de Amazon, es el primer socio anunciado de NVHBM. Esta empresa de diseño de chips desarrolla los aceleradores Trainium para Amazon Web Services, lo que ofrece a Nvidia una vía para suministrar tecnología de memoria a una compañía que también fabrica sus propios procesadores de IA.
Nafea Bshara, vicepresidente de Annapurna Labs, describió el propósito de la colaboración en unas declaraciones que acompañaron el anuncio:
Esperamos que esta colaboración tecnológica beneficie a los futuros diseños de infraestructura de AWS.
Se espera que Trainium 4 de Annapurna sea compatible con NVLink Fusion. Las informaciones sobre el lanzamiento de NVHBM sitúan su llegada junto con Trainium 4 o con una generación posterior; aún no se han definido públicamente la generación exacta del chip ni la fecha de disponibilidad comercial de la implementación de NVHBM de Amazon.
NVLink Fusion ofrece a los socios acceso a tecnologías como NVLink Chiplet, NVLink-C2C, NVLink Switch y los sistemas y racks MGX. Estas tecnologías proporcionan conexiones y diseños de sistemas para integrar procesadores personalizados en la infraestructura informática de Nvidia. NVHBM añade el subsistema de memoria a ese conjunto.
Al parecer, MediaTek adoptó NVLink Fusion cinco días después del anuncio de NVHBM y planeaba ofrecerlo a sus propios clientes de XPU. Esto da a Nvidia otra vía para participar en proyectos de aceleradores personalizados, un mercado en el que también compiten Broadcom y Marvell. Marvell había descrito en diciembre de 2024 un enfoque comparable para trasladar el control de memoria, por lo que la adopción por parte de los clientes y la integración en los sistemas son aspectos importantes de la competencia.
Cómo se desarrolló el cambio
El desarrollo de NVHBM reúne cambios en la arquitectura, las relaciones con los proveedores y la adopción por parte de los clientes. La secuencia ayuda a explicar por qué importa la decisión de Samsung de octubre: Nvidia presentó primero el diseño común y, después, los fabricantes de memoria tuvieron que decidir cómo producirlo.
- Diciembre de 2024: Marvell definió un concepto comparable que situaba las funciones de control de memoria en otro lugar.
- A principios de 2026: Samsung inició la producción en masa de HBM4, mientras que SK hynix presentó su concepto de HBM personalizada Stream DQ en GTC.
- 26 de agosto de 2026: Nvidia anunció NVHBM como una incorporación a NVLink Fusion y nombró a Annapurna Labs como su primer socio.
- Cinco días después: Al parecer, MediaTek adoptó NVLink Fusion y planeaba ofrecerlo a sus clientes de XPU.
- 18 de octubre de 2026: Informaciones del sector describieron la solicitud de Nvidia de utilizar matrices base de 3 nm de TSMC y la aceptación de Samsung tras una revisión interna.
La decisión de Samsung acerca el plan de fabricación al objetivo de Nvidia de lograr una implementación uniforme entre los proveedores de memoria. Al mismo tiempo, la inversión continua de Samsung en sus propias matrices base mantiene otra opción para la HBM estándar y los productos personalizados que suministra a otros clientes.
Puntos clave
- Al parecer, Nvidia quiere que Samsung, SK hynix y Micron utilicen el proceso de 3 nm de TSMC para las matrices base de NVHBM.
- NVHBM traslada el controlador de memoria del procesador principal a la matriz base de la pila HBM.
- Samsung aceptó la solicitud, pero prevé mantener la fabricación interna para la HBM estándar y otros productos personalizados.
- Micron prevé fabricar externamente las matrices base tanto para NVHBM como para HBM4E estándar; SK hynix ya colabora con TSMC en HBM4.
- Nvidia afirma que, frente a HBM4E estándar, NVHBM ofrece hasta un 30 % más de ancho de banda y consume un 15 % menos de energía.
- Annapurna Labs, de Amazon, es el primer socio anunciado, mientras que Samsung evalúa su propia fundición como posible alternativa de producción.
